[SerDes] 1-1. 서데스 개념 - 병렬 데이터 버스

데이터를 실리콘 칩의 입력 또는 출력을 통해 전송하는 가장 간단한 방법은 한개의 칩에서 다음 칩으로 직접적인 datapath를 연결하는 것이다.

데이터는 종종 1 이상의 정보 비트로 구성되므로, 데이터패스는 1비트 이상의 너비를 갖는다. 그림에서 Chip#1 내부의 n비트 데이터패스는 칩 출력을 통해 n비트 연결로 Chip#2의 입력을 통해 쉰 칩 내부의 n비트 데이터패스로 이동한다. 두 칩 모두 동일한 클록 소스로 클록 신호가 제공되기 때문에 동기 데이터가 전송된다.

 

그림에 나타난 병렬 데이터 버스는 두 가지 본질적인 문제가 있다.

첫번째 문제는 데이터를 전송하기 위해 각 칩에 n개의 입출력 핀이 필요하다는 것이다. 과거에는 이게 수용이 가능했지만 지금은 그렇지 않다. 현재는 칩 내에서 제조 가능한 회로의 수가 매우 많아졌는데, 패키징 기술의 핀 밀도는 실리콘 밀도와 동일한 속도로 증가하지 않았다.

입출력 핀은 실리콘 회로보다 훨씬 비싸고, 데이터 버스에 n개의 입출력 핀을 할당하는 것은 비용적인 부분에서 부적합하다.

두번째 문제는 타이밍 요구 사항을 충족시키는 것이다. 데이터는 Chip#1에서 동기적으로 발생하며, 동일한 클록을 사용해 Chip#2에 동기적으로 캡처된다. Chip#2의 입력에서 데이터는 칩의 클록 입력과의 설정 및 보유 시간을 충족해야 한다. 이런 설정 및 보유 시간은 두 칩 사이의 클록 분배 경로와 칩을 통과하여 발생 및 캡처되는 플립플롭의 지연 차이를 고려해 충분한 여유를 갖고 계산되어야 한다.

딜레이는 칩의 공정, 전압 및 온도(PVT) 조건에 따라 다양할 수 있으며 최악의 경우에는 변동을 고려해 여유를 추가해야 한다. 클록 주파수가 높을 경우 칩 내부의 블록 분배 배포 지연에 대한 보상 및 공정, 전압 및 온도 조건의 변화에 대응하기 위해 칩 내부에 PLL을 사용하는 것이 필요할 수 있다.

클록 주파수가 충분히 높다면 이런 데이터 버스를 통해 데이터를 안정적으로 전송할 수 있는 시스템을 구축하는 것이 불가능할 수도 있다.